Title
A Method for designing domain-specific reconfigurable arrays
Creator
Stojilović, Mirjana, 1983-
Copyright date
2013
Object Links
Select license
Autorstvo-Nekomercijalno-Bez prerade 3.0 Srbija (CC BY-NC-ND 3.0)
License description
Dozvoljavate samo preuzimanje i distribuciju dela, ako/dok se pravilno naznačava ime autora, bez ikakvih promena dela i bez prava komercijalnog korišćenja dela. Ova licenca je najstroža CC licenca. Osnovni opis Licence: http://creativecommons.org/licenses/by-nc-nd/3.0/rs/deed.sr_LATN. Sadržaj ugovora u celini: http://creativecommons.org/licenses/by-nc-nd/3.0/rs/legalcode.sr-Latn
Language
English
Cobiss-ID
Theses Type
Doktorska disertacija
description
Datum odbrane: 06.12.2013.
Other responsibilities
mentor
Saranovac, Lazar, 1961-
član komisije
Popović Božović, Jelena
član komisije
Struharik, Rastislav
član komisije
Pejović, Predrag
član komisije
Ponjavić, Milan
Academic Expertise
Tehničko-tehnološke nauke
University
Univerzitet u Beogradu
Faculty
Elektrotehnički fakultet
Alternative title
Metoda projektovanja namenskih programabilnih hardverskih akceleratora
Publisher
[M. Stojilović]
Format
138 listova
description
Tehničke nauke – elektrotehnika - Elektronika / Technical sciences, Electrical engineering - Electronics
Abstract (en)
Namenski računarski sistemi se najčesće projektuju tako da mogu da podrže
izvršavanje većeg broja željenih aplikacija. Za postizanje što veće efikasnosti,
preporučuje se korišćenje specijalizovanih procesora Application Specific Instruction
Set Processors–ASIPs, na kojima se izvršavanje programskih instrukcija obavlja u za to
projektovanim i nezavisnimhardverskim blokovima (akceleratorima). Glavni razlog za
postojanje nezavisnih akceleratora jeste postizanjemaksimalnog ubrzanja izvršavanja
instrukcija. Me ¯ dutim, ovakav pristup podrazumeva da je za svaki od blokova potrebno
projektovati integrisano (ASIC) kolo, čime se bitno povećava ukupna površina procesora.
Metod za smanjenje ukupne površine jeste primena DatapathMerging tehnike na
dijagrame toka podataka ulaznih aplikacija. Kao rezultat, dobija se jedan programabilni
hardverski akcelerator, sa mogućnosću izvršavanja svih željenih instrukcija. Međutim,
ovo ima negativne posledice na efikasnost sistema.
često se zanemaruje činjenica da, usled veoma ograničene fleksibilnosti ASIC hardverskih
akceleratora, specijalizovani procesori imaju i drugih nedostataka. Naime, u
slučaju izmena, ili prosto nadogradnje, specifikacije procesora u završnimfazama projektovanja,
neizbežna su velika kašnjenja i dodatni troškovi promene dizajna. U ovoj
tezi je pokazano da zahtevi za fleksibilnošću i efikasnošću ne moraju biti međusobno
isključivi. Demonstrirano je je da je moguce uneti ograničeni nivo fleksibilnosti hardvera
tokom dizajn procesa, tako da dobijeni hardverski akcelerator može da izvršava
ne samo aplikacije definisane na samom početku projektovanja, već i druge aplikacije,
pod uslovom da one pripadaju istom domenu. Drugim rečima, u tezi je prezentovana
metoda projektovanja fleksibilnih namenskih hardverskih akceleratora. Eksperimentalnom evaluacijom pokazano je da su tako dobijeni akceleratori u većini slučajeva
samo do 2 x veće površine ili 2 x većeg kašnjenja od akceleratora dobijenih primenom
DatapathMerging metode, koja pritom ne pruža ni malo dodatne fleksibilnosti.
Abstract (en)
Typically, embedded systems are designed to support a limited set of target
applications. To efficiently execute those applications, they may employ Application
Specific Instruction Set Processors (ASIPs) enriched with carefully designed Instructions
Set Extension (ISEs) implemented in dedicated hardware blocks. The primary goal
when designing ISEs is efficiency, i.e. the highest possible speedup, which implies
synthesizing all critical computational kernels of the application dataflow graphs as
an Application Specific Integrated Circuit (ASICs). Yet, this can lead to high on-chip
area dedicated solely to ISEs. One existing approach to decrease this area by paying
a reasonable price of decreased efficiency is to perform datapath merging on input
dataflow graphs (DFGs) prior to generating the ASIC.
It is often neglected that even higher costs can be accidentally incurred due to the lack
of flexibility of such ISEs. Namely, if late design changes or specification upgrades happen,
significant time-to-market delays and nonrecurrent costs for redesigning the ISEs
and the corresponding ASIPs become inevitable. This thesis shows that flexibility and
efficiency are not mutually exclusive. It demonstrates that it is possible to introduce a
limited amount of hardware flexibility during the design process, such that the resulting
datapath is in fact reconfigurable and thus can execute not only the applications known
at design time, but also other applications belonging to the same application-domain.
In other words, it proposes a methodology for designing domain-specific reconfigurable
arrays out of a limited set of input applications. The experimental results show that
resulting arrays are usually around 2£ larger and 2£ slower than ISEs synthesized using
datapath merging, which have practically null flexibility beyond the design set of DFGs.
Authors Key words
arhitektura procesora, CGRA, fleksibilnost, FPGA, hardverski akceleratori,
rekonfigurabilnost, specijalizacija
Authors Key words
CGRA, datapath, domain-specific customization, flexibility, FPGA routing
Type
Tekst
Abstract (en)
Namenski računarski sistemi se najčesće projektuju tako da mogu da podrže
izvršavanje većeg broja željenih aplikacija. Za postizanje što veće efikasnosti,
preporučuje se korišćenje specijalizovanih procesora Application Specific Instruction
Set Processors–ASIPs, na kojima se izvršavanje programskih instrukcija obavlja u za to
projektovanim i nezavisnimhardverskim blokovima (akceleratorima). Glavni razlog za
postojanje nezavisnih akceleratora jeste postizanjemaksimalnog ubrzanja izvršavanja
instrukcija. Me ¯ dutim, ovakav pristup podrazumeva da je za svaki od blokova potrebno
projektovati integrisano (ASIC) kolo, čime se bitno povećava ukupna površina procesora.
Metod za smanjenje ukupne površine jeste primena DatapathMerging tehnike na
dijagrame toka podataka ulaznih aplikacija. Kao rezultat, dobija se jedan programabilni
hardverski akcelerator, sa mogućnosću izvršavanja svih željenih instrukcija. Međutim,
ovo ima negativne posledice na efikasnost sistema.
često se zanemaruje činjenica da, usled veoma ograničene fleksibilnosti ASIC hardverskih
akceleratora, specijalizovani procesori imaju i drugih nedostataka. Naime, u
slučaju izmena, ili prosto nadogradnje, specifikacije procesora u završnimfazama projektovanja,
neizbežna su velika kašnjenja i dodatni troškovi promene dizajna. U ovoj
tezi je pokazano da zahtevi za fleksibilnošću i efikasnošću ne moraju biti međusobno
isključivi. Demonstrirano je je da je moguce uneti ograničeni nivo fleksibilnosti hardvera
tokom dizajn procesa, tako da dobijeni hardverski akcelerator može da izvršava
ne samo aplikacije definisane na samom početku projektovanja, već i druge aplikacije,
pod uslovom da one pripadaju istom domenu. Drugim rečima, u tezi je prezentovana
metoda projektovanja fleksibilnih namenskih hardverskih akceleratora. Eksperimentalnom evaluacijom pokazano je da su tako dobijeni akceleratori u većini slučajeva
samo do 2 x veće površine ili 2 x većeg kašnjenja od akceleratora dobijenih primenom
DatapathMerging metode, koja pritom ne pruža ni malo dodatne fleksibilnosti.
“Data exchange” service offers individual users metadata transfer in several different formats. Citation formats are offered for transfers in texts as for the transfer into internet pages. Citation formats include permanent links that guarantee access to cited sources. For use are commonly structured metadata schemes : Dublin Core xml and ETUB-MS xml, local adaptation of international ETD-MS scheme intended for use in academic documents.